新版套件包括Vivado實(shí)驗室版本、加速仿真流程、交互式CDC分析和先進(jìn)的SDK系統性能分析 

    2015年5月5日，中國北京 - All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布推出可加速系統驗證的Vivado®設計套件2015.1版。該版本具備多項可加速全可編程FPGA和SoC開(kāi)發(fā)及部署的主要先進(jìn)功能。全新版本包含Vivado實(shí)驗室版本 （ Vivado Lab Edition）、加速的Vivado仿真器與第三方仿真流程、交互式跨時(shí)鐘域（CDC）分析以及賽靈思軟件開(kāi)發(fā)套件（SDK）提供的系統性能分析。

    全新的Vivado實(shí)驗室版本

    Vivado實(shí)驗室版本是一款免費的輕量級Vivado設計套件的編程與調試版本。該實(shí)驗室版本包含Vivado器件編程器、Vivado邏輯與串行I/O分析器以及內存調試工具，專(zhuān)門(mén)針對無(wú)需全功能Vivado設計套件的實(shí)驗室環(huán)境。Vivado實(shí)驗室版本是比全功能Vivado設計套件小75%的簡(jiǎn)易版，大幅縮短了實(shí)驗室的設置時(shí)間，并減少了系統內存需求。對需要通過(guò)以太網(wǎng)進(jìn)行遠程調試或編程的設計團隊來(lái)說(shuō)，Vivado 設計套件2015.1版還提供了獨立的硬件服務(wù)器，其大小還不到完整版Vivado設計版本的1%。

    Vivado仿真器及第三方仿真流程

    Vivado設計套件2015.1版還提升了仿真流程，可將LogiCORE™IP編譯時(shí)間縮短2倍以上，讓整體仿真性能比此前版本快20%。新版本還全面集成了賽靈思聯(lián)盟計劃成員Aldec、Cadence Design Systems、Mentor Graphics和Synopsys所提供的仿真流程。

    Aldec公司的CEO Stanley Hyduke博士表示：“利用賽靈思Vivado 工具指令語(yǔ)言（Tcl）存儲基礎架構，Aldec現在能在Vivado設計套件中全面集成Riviera-PRO和Active-HDL。這種獨特的集成功能將給客戶(hù)帶來(lái)極為簡(jiǎn)便的易用性?xún)?yōu)勢。”

    交互式跨時(shí)鐘域分析

    賽靈思還提供交互式CDC分析功能，進(jìn)一步擴展了其先進(jìn)的驗證功能組合。該功能支持設計人員在設計早期階段調試CDC問(wèn)題，從而減少了昂貴的系統內調試周期，提升了生產(chǎn)力。結合Vivado設計套件的交互式時(shí)序分析和交叉探測特性，CDC分析功能可提供強大的時(shí)序分析和調試功能，并加速產(chǎn)品上市進(jìn)程。

    賽靈思SDK加入先進(jìn)的系統內性能分析與驗證功能

    為加速開(kāi)發(fā)Zynq®-7000全可編程SoC，賽靈思針對裸機和Linux應用擴展了其系統性能分析工具套件。賽靈思SDK現使嵌入式軟件開(kāi)發(fā)人員能夠分析其SoC設計的性能和帶寬，包括處理器子系統（PS）的關(guān)鍵性能參數，以及PS、可編程邏輯（PL）和外部存儲器之間的帶寬分析。采用AXI流量生成器的系統建模設計則可用于Zynq-7000全可編程SoC ZC702和ZC706評估板。