3C（通信、計算機和消費電子）產(chǎn)品是目前市場(chǎng)增長(cháng)的主要推動(dòng)力，而這些產(chǎn)品具有集成多種功能、低功耗、生命周期短以及小尺寸等特點(diǎn)，為這類(lèi)產(chǎn)品中的芯片提出了新的課題，增加了芯片的設計復雜度。而按照摩爾定律，芯片企業(yè)正在向更小的技術(shù)節點(diǎn)轉換，即開(kāi)展65nm，甚至是45nm產(chǎn)品的設計。這些新設計的復雜性主要表現在以下幾個(gè)方面：設計規模極為龐大，動(dòng)輒上千萬(wàn)門(mén)以及成百上千個(gè)IP（半導體知識產(chǎn)權）宏模塊；就物理設計而言，大多采用層次化物理設計流程，包括多個(gè)環(huán)節，像RTL（寄存器傳輸層）和具有物理實(shí)現意識的綜合、面向測試的設計(DFT)、時(shí)鐘樹(shù)綜合、功率網(wǎng)格設計、布線(xiàn)、信號完整性分析、功率分析以及設計的收斂，這些過(guò)程都非常耗時(shí)，僅生成一個(gè)布局規劃圖及其相應的物理實(shí)施就能輕易地耗費掉一個(gè)月左右的時(shí)間。

　　而與此相反，為滿(mǎn)足市場(chǎng)的要求，設計的周期不但沒(méi)有增加，而且還在迅速縮短。例如，在20世紀90年代，IC（集成電路）設計的平均周期為兩年；到前幾年，平均周期縮短到一年；而在現階段，設計的周期只有6個(gè)月，因此，IC設計公司還面臨著(zhù)產(chǎn)品上市時(shí)間的壓力。設計一旦延遲，產(chǎn)品很可能就失去了好的市場(chǎng)機遇。為此，目前先進(jìn)的EDA工具要具備幾大功能：一方面它們要提供高容量、高性能的數字集成設計能力，完成更先進(jìn)產(chǎn)品的設計；另一方面，它們需要做到面向測試的設計，具有可預見(jiàn)性，并對可實(shí)現性能夠盡早反饋。

　　而低功耗設計也是業(yè)界的一個(gè)熱點(diǎn)主題。實(shí)現最優(yōu)化的低功耗設計需要在設計流程的不同階段進(jìn)行權衡，時(shí)序對功率和面積對功率等因素的折中就是一個(gè)典型例子。成功的功率敏感設計要求工程師們具備準確、高效地完成這些決斷的能力。為了能夠達到這一目的，設計師需要被授權使用正確的低功耗分析和最優(yōu)化引擎，這些功能要求被集成在整個(gè)RTL(寄存器傳輸層)到GDSI(物理級版圖)的流程中，而且要貫穿全部流程。而EDA工具廠(chǎng)商也不斷在這方面進(jìn)行努力。

　　此外，混合信號芯片的比例越來(lái)越高。相關(guān)市場(chǎng)調研公司預測，在65nm芯片設計中，約有50%的設計工作是混合信號設計。這樣一來(lái)，如何打破原來(lái)模擬設計流程與數字工作完全隔離的狀態(tài)，提供把模擬和數字信號設計緊密整合為一體的EDA工具將成為EDA廠(chǎng)商不斷創(chuàng )新和完善的目標。

　　低功耗流程設計可減少五成功耗

　　設計的復雜性、上市時(shí)間以及成本的壓力需要EDA工具提供高容量、高性能的數字集成設計能力以及高度的可預測性、可靠性驗證。這樣一方面可以幫助客戶(hù)實(shí)現更先進(jìn)產(chǎn)品的設計，另一方面能夠規避產(chǎn)品設計的制造風(fēng)險，縮短產(chǎn)品上市時(shí)間。

　　沒(méi)有EDA工具的幫助，設計公司想做低功耗產(chǎn)品是很難的。用低功耗的流程來(lái)做設計，產(chǎn)品至少可以減少50%的功耗。3年前我們把低功耗的實(shí)踐加以總結，正式形成了一套理論，把我們自己的工具各個(gè)環(huán)節全部做在一起，整合起來(lái)，形成了一整套低功耗技術(shù)。同時(shí)我們也與產(chǎn)業(yè)鏈、設計鏈的公司合作，把整個(gè)低功耗的一套方法和這些公司交流，比如IP公司ARM和代工廠(chǎng)中芯國際，我們都與他們保持密切合作。我們把業(yè)界的伙伴聯(lián)合起來(lái)，一起來(lái)解決低功耗的問(wèn)題，這是一個(gè)產(chǎn)業(yè)化的模式。

　　低功耗是把我們整個(gè)工具的結構改變，而不是簡(jiǎn)單地加一項進(jìn)去，單純加一項進(jìn)去可能會(huì )改變時(shí)序，會(huì )影響它的功能。因此，芯片的功能、時(shí)序、功耗這三個(gè)方面要一起考慮。而且功耗不是只在后端物理實(shí)現的時(shí)候才考慮，在前端做功能性設計、結構性設計和邏輯性設計的時(shí)候也要考慮。我們起步比較早，目前在一些比較先進(jìn)的低功耗芯片市場(chǎng)我們的份額非常高，大家都用Cadence的產(chǎn)品做一些比較先進(jìn)的低功耗芯片。

　　我們的工具之所以可以實(shí)現低功耗，是因為在做邏輯設計和物理設計時(shí)，有關(guān)低功耗的功能就已經(jīng)設計在工具里，邏輯集成、數據布線(xiàn)、仿真等都有低功耗的特征在里面，這是一個(gè)趨勢。我們在3年前推出了CPF(通用功率格式)的最早版本，CPF是一種方法，我們把它應用到工具里面。

　　CadenceEncounter最新的數字IC設計平臺7.1版在Encounter6.2版的基礎上增加了許多業(yè)內領(lǐng)先的功能，把客戶(hù)從復雜設計的困擾中解放出來(lái)，能夠專(zhuān)注于他們的核心競爭力———設計創(chuàng )新之中。

　　此外，Cadence設計系統公司最近宣布推出C-to-SiliconCompiler（編譯器），這是一種高端綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。這種重要的新功能對于開(kāi)發(fā)新型SoC（系統級芯片）和系統級IP，用于消費電子、無(wú)線(xiàn)和有線(xiàn)網(wǎng)絡(luò )市場(chǎng)的公司尤其可貴。通過(guò)與合作伙伴開(kāi)發(fā)相關(guān)產(chǎn)品證實(shí)，C-to-SiliconCompiler可提高設計質(zhì)量，減少設計時(shí)間。